글쓴이 : SOONDORI
테스트 튜너의 PLL 프로세스는 어떻게 움직이고 있는가? 전체 윤곽을 파악하기 위한 일련의 관찰 작업을 정리한다.
* 관련 글 : 일본 내수용 SONY ST-V5 튜너와 디지털 제어 시스템 (3)
주요 포인트별 파형은 다음과 같다.
○ Crystal 기본 클럭 #4
○ 마이크로 컨트롤러 구동 클럭 #5 : PLL IC → Micro Controller
○ 컨트롤 라인 #8 : Micro Controller → PLL IC
#7, #8, #9라인 중 #8만 관측. Up/Down 시 다양한 패턴이 보이는데 그 패턴은 PLL IC에서 어떤 값으로 해석된다.
○ 프론트엔드 피드백 클럭 #11
79274.8Mhz – 65274.83Mhz = 14Mhz. 표시부 90Mhz – 76Mhz = 14Mhz. 둘의 간격은 똑같다. 그리고 79.**Mhz 대 90Mhz의 차이는… PLL IC의 분주(分週) 변수 때문에. (이 분주 비율에 그럴듯한 실마리가 숨어 있음)
(▲▼ 일본식 Down Conversion의 결과물. 90Mhz – (IF) 10.7Mhz = 79.2Mhz, 76Mhz-10.7Mhz = 65.3Mhz. 우리나라는 Up Conversion 방식이므로 (예) 90Mhz에서 100.7Mhz가 관측되어야 한다. 뭐… 프론트엔드 모듈 내 Mixer 연산에 관한 것이니 나중에 코일을 풀어서 수정하면 되는 일이고 또는… 그대로 놔두어도 어떻게든 수신 주파수, OSC 주파수의 差에 해당하는 10.7Mhz가 검파 IC에 전달될 것이니 소리는 날 것이다)
아래는 우연히 검색된 자료로서 시리얼 통신 방식을 채택한 ST-V33의 PLL IC 회로. 정말 시리얼 규격이면 편할 것인데…
그렇고… 아주 우연히 4비트 마이크로 컨트롤러의 한계를 목격하게 되었다.
어떤 조건에서 표시부 수치가 0.0Mhz에서 199.9Mhz까지 무단히 변경된다. (76↔90Mhz 순환 규칙은 그대로) 물론 쿡~쿡 눌러 인위적으로 설정한 (예) 98.0Mhz에서 정상 선국 되지는 않음. 말하자면 밥 따로 국 따로.
아하~ 다이얼 스팬 확장은 왜?
프로브 접촉 과정에서 일부 펄스가 유실되거나 덧대기가 되면서 마이크로 컨트롤러 또는 PLL IC가 클럭 개수를 엉뚱하게 계산하고 심지어 전원 OFF를 했음에도 그것을 기억하는 것.
아무래도 프로그램 적재 용량이 부족하여 예외 처리 루틴을 제대로 구현하지 못했을 4비트 처리기의 물리적 한계 때문으로 판단되고… 어쨌든 ‘제어 시스템이 약간은 바보?’라는 사실에 기대면 모종의 틈새를 찾은 셈이라 무조건 좋은 일이다.
이제 다음과 같은 상상이 가능하다.
○ 최초 마이크로 컨트롤러 내부의 Min. Max. 제한 루틴이 14Mhz Dial Span을 결정할 것이라고 상상했는데 그런 게 아님. 절대 폭 200Mhz 변화를 목격하였으니… 다행스럽게도 그쪽은 완전히 빗장이 풀려 있다. 뭐… 마이크로 컨트롤러 메모리 용량 부족으로 몇 바이트조차 아쉬웠을 테니까 뭔가를 믿고 간 것이다.
○ 그렇다면 협업자인 PLL IC가 시작과 끝을 제어해야 한다는 말씀. 1980년대의, 부족한 투입 자원의 Role 분담 차원에서도 그럴 법하다.
○ 그리하여… 앞선 <프론트엔드 피드백 클럭 #11>, 갑작스러운 확장 사례에서와 같이, PLL IC에 들고 나는 클럭 수에 변화를 주면 88~108Mhz 설정이 가능할 것으로 판단하였다.
그러한 상상의 이면에는 SONY가 바보가 아닌 다음에야 내수용 부품과 수출용 부품을 완전히 독립적으로, 온갖 것을 잡다하게 관리했을리가 없으니.. 뭔가 가벼운 트릭이 존재할 것이라는 믿음도 있다.
“관성적으로 생각했던 마이크로 컨트롤러 중심이 아닌, PLL IC 중심 피드백 제어계 구조의 ST-V5 튜너”
이번 관찰과 추론은 그렇게 정리할 수 있고 그게 맞는지, 정말 마이크로 컨트롤러의 빗장이 풀려있는지를 확인하기 위해 회로 일부를 수정하고 반응을 관찰해보기로 한다. #11핀에서 출발.
* 관련 글 : 일본 내수용 SONY ST-V5 튜너와 디지털 제어 시스템 (5)
